Nvidia anuluje czterochipletowy Rubin Ultra - TSMC nie dało rady, a klienci muszą przepisywać kontrakty

Nvidia miała ambitny plan: procesor graficzny Rubin Ultra z czterema chipletami i 16 stosami pamięci HBM4, łącznie około 1 TB pojemności na pakiet. Trzy miesiące po wielkim pokazie na GTC 2026 ten plan trafił do kosza. Firma analityczna SemiAnalysis potwierdziła 30 czerwca, że oryginalny czterochipletowy projekt został anulowany - nie dlatego, że Nvidia chciała, ale dlatego, że TSMC po prostu nie jest w stanie tego wyprodukować.

Decyzja oznacza konkretne konsekwencje dla klientów korporacyjnych, którzy planowali infrastrukturę sztucznej inteligencji pod oryginalne specyfikacje Rubin Ultra. Przepisywanie kontraktów zaczyna się już teraz - zanim umowy się zamkną.

Krzem się gnie, TSMC nie może pomóc

Problem jest równie mechaniczny, co elektryczny. Technologia pakowania CoWoS-L firmy TSMC łączy wiele chipletów krzemowych i stosów pamięci na podłożu organicznym. Przy czterech chipletach bliskich rozmiarowi reticle’u trzeba by zmieścić ponad 3400 mm² aktywnego krzemu na jednym interposerze - to wymaga struktury o rozmiarze 7,5 do 8 razy przekraczającym limit reticle’u (około 858 mm² na pole ekspozycji).

Przy takich wymiarach podłoże organiczne i chipy krzemowe rozszerzają się i kurczą w różnym tempie podczas cykli termicznych. Efekt: pakiet dosłownie się wygina, chipy obliczeniowe tracą kontakt z podłożem, pojawiają się awarie elektryczne, a wydajność produkcji spada dramatycznie. Jeden zniszczony pakiet to strata rzędu dziesiątek tysięcy dolarów. To nie jest matematyka, którą da się zignorować przy masowej produkcji.

Uwaga ⚠️

TSMC pracuje nad CoPoS (Chip-on-Panel-on-Substrate) - technologią następnej generacji, która zastąpi CoWoS-L dla ultra-dużych pakietów. Problem: linie pilotażowe nie ruszą przed końcem 2026 roku, a masowa produkcja planowana jest na lata 2028-2029. Rubin Ultra na 2027 rok musiał znaleźć inne rozwiązanie.

Dwa chipy zamiast czterech - ale nazwa ta sama

Nvidia nie porzuca marki Rubin Ultra. Zamiast tego przechodzi na projekt z dwoma chipletami - tyle samo co w standardowym Rubinie - ale z pamięcią HBM4E zamiast HBM4 z modelu bazowego. Osiem stosów HBM4E daje około 384 GB pojemności na procesor graficzny, w porównaniu z 288 GB w standardowym Rubinie. Brzmi nieźle, dopóki nie przypomni się, że oryginalny plan zakładał 16 stosów i 1 TB.

HBM4E podwaja szybkość przesyłu HBM4 do 16 Gb/s na pin w interfejsie 2048-bitowym, co daje do 4,1 TB/s przepustowości na stos - wobec 2-3 TB/s dla HBM4. Na stos jest lepiej, ale osiem stosów zamiast szesnastu to nadal połowa łącznej przepustowości pamięci. SemiAnalysis wprost pisze: procesory graficzne trafiające na rynek pod nazwą Rubin Ultra w 2027 roku dostarczą mniej więcej połowę mocy obliczeniowej i połowę przepustowości pamięci w stosunku do zaprezentowanego projektu.

Ratunkowy plan: konfiguracja 2+2 na poziomie szafy serwerowej

Aby zbliżyć się do pierwotnie zapowiedzianych liczb, Nvidia planuje konfigurację „2+2” - dwa dwuchipowe procesory graficzne Rubin Ultra sparowane na jednym ostrzu systemu szafy serwerowej Kyber. Cztery chipy są, ale nie w jednym pakiecie, tylko na poziomie płytki. To łatwiejsze do wyprodukowania, daje wyższy uzysk i obniża koszt jednostkowy.

Kompromis jest jednak realny. Cztery chipy w jednym pakiecie komunikują się przez połączenia chip-to-chip z znacznie wyższą przepustowością i niższymi opóźnieniami niż te same cztery chipy podzielone między dwa pakiety połączone ścieżkami na płytce. Dla zadań wnioskowania wrażliwych na opóźnienia ta różnica architektoniczna ma znaczenie - i nikt przy zdrowych zmysłach nie będzie tego ukrywał.

Protip ✅

Jeśli planujesz infrastrukturę sztucznej inteligencji pod kątem wnioskowania w czasie rzeczywistym i liczyłeś na Rubin Ultra z oryginalnymi specyfikacjami - czas zrewidować założenia. Konfiguracja 2+2 na poziomie szafy serwerowej nie jest tym samym co cztery chipy w jednym pakiecie, szczególnie przy zadaniach wrażliwych na opóźnienia.

Rynek HBM4E dostaje prztyczka w nos

Zmiana ma też skutki uboczne dla rynku pamięci. Rynek HBM4E na tym poziomie to praktycznie monopson - według SemiAnalysis jedynym aktywnym kupcem tej pamięci w dużych ilościach jest właśnie Nvidia. Zmniejszenie liczby stosów na procesor graficzny z 16 do 8 oznacza istotny spadek łącznego popytu na HBM4E - w momencie, gdy SK Hynix i Samsung przyspieszyły harmonogramy kwalifikacji właśnie pod kątem wolumenów Rubin Ultra.

Jednocześnie AMD szykuje Instinct MI500 z HBM4E na ten sam rok 2027. Oryginalny czterochipletowy Rubin Ultra mógłby utrzymać sporą przewagę. Dwuchipletowy - już niekoniecznie. Dystans do AMD się skraca.

To nie problem Nvidii - to problem całej branży

SemiAnalysis podkreśla, że anulowanie czterochipletowego Rubin Ultra sygnalizuje coś szerszego niż zmiana w harmonogramie jednej firmy: zaawansowana technologia pakowania CoWoS-L osiągnęła fizyczną barierę przy skali czterech chipletów, a jej następca CoPoS nie będzie gotowy przed końcem 2028 roku. Cała branża akceleratorów sztucznej inteligencji zakładała, że innowacje w pakowaniu zastąpią tradycyjne skalowanie tranzystorów. Rubin Ultra testuje to założenie na żywym organizmie.

Do tego dochodzi rosnąca presja ze strony własnych układów hyperscalerów - niestandardowe układy ASIC mają rosnąć w tempie około 44% rocznie w 2026 roku, niemal trzy razy szybciej niż procesory graficzne na rynku. Przewaga ekosystemu CUDA, który historycznie trzymał klientów przy Nvidii, zaczyna się kruszyć szybciej niż oczekiwano. Nvidia nie skomentowała publicznie zmiany projektu Rubin Ultra - standardowy Rubin pozostaje w planie na masową wysyłkę tego lata do ośmiu potwierdzonych partnerów chmurowych, w tym AWS, Google Cloud i Microsoft Azure. Klienci planujący zakup Rubin Ultra mają jednak teraz twardą lekcję: specyfikacje ogłoszone na wielkim wystąpieniu to nie umowa.