IBM nanostack 0,7 nm naprawdę działa - chip z prawie 100 miliardami tranzystorów przeszedł testy

25 czerwca 2026 roku IBM ogłosił coś, w co branża półprzewodnikowa od lat nie wierzyła: działający układ scalony poniżej 1 nanometra. Nie prototyp na papierze, nie symulacja - fizyczny układ na waflu 300 mm z potwierdzonym działającym inwerterem CMOS. Architektura nanostack schodzi do poziomu 0,7 nanometra, czyli 7 angstremów - dla porównania, pojedynczy atom krzemu ma średnicę około 2 angstremów. IBM dosłownie operuje już na poziomie atomowym.

Wyniki trafiły jednocześnie na konferencję VLSI 2026, gdzie IBM zaprezentował dwie publikacje naukowe. To ważne - bo kiedy firma półprzewodnikowa ogłasza przełom wyłącznie w komunikacie prasowym, branża słusznie mruga. Kiedy wyniki idą do recenzji naukowej, rozmowa staje się poważniejsza.

Zanim jednak ktoś zamówi szampana: do sklepowych półek z układami nanostack dzieli nas co najmniej pięć lat. Prawdopodobnie dziesięć. Ale o tym za chwilę.

100 miliardów tranzystorów na paznokciu - co to właściwie znaczy

Liczba robi wrażenie nawet bez kontekstu. Nowy układ IBM zawiera prawie 100 miliardów tranzystorów na powierzchni wielkości paznokcia - to niemal dwukrotnie więcej niż w układzie 2 nm IBM z 2021 roku. Osiągnięto to dzięki trójwymiarowej architekturze nanostack, która pionowo układa tranzystory jeden nad drugim zamiast rozkładać je w płaszczyźnie.

Nanostack to ewolucja tranzystorów nanosheet GAA. IBM poszedł w pion, budując strukturę typu CFET - tranzystory NFET i PFET są układane warstwowo jeden nad drugim, przesunięte i połączone ultracienką warstwą dielektryczną. Efekt jest konkretny: projektanci deklarują wzrost wydajności o 50 procent lub redukcję poboru energii aż o 70 procent w odniesieniu do własnego procesu 2 nm.

Trzecia liczba jest technicznie najciekawsza dla świata sztucznej inteligencji. Nanostack przynosi 40-procentową poprawę skalowania pamięci komórkowej SRAM - co dla projektantów nowoczesnych układów może mieć nawet większą wagę niż etykieta „0,7 nm”. Pamięć SRAM to jedno z kluczowych wąskich gardeł w przetwarzaniu modeli językowych - im więcej jej na układzie, tym mniej czasu procesor traci na czekanie na dane.

Uwaga ⚠️

Oznaczenie „0,7 nm” to tradycja branżowego marketingu - nie fizyczny wymiar elementów. Każda nanopłytka w strukturze nanostack ma 5 nanometrów grubości. MIT Technology Review wprost studzi entuzjazm: nazwa generacji technologicznej to jedno, rzeczywiste wymiary to drugie.

Jak IBM to zbudował - i dlaczego to naprawdę trudne

Nanostack otrzymuje zasilanie od spodniej strony wafla, a nie od przodu jak w tradycyjnych rozwiązaniach - ta zamiana, zwana podwójnym zasilaniem od spodu (BPD), pomaga zwiększyć gęstość układu. Jednocześnie pionowe układanie tranzystorów w nanostackach wymaga ścisłej kontroli płaskości waflów i wzajemnego wyrównania tranzystorów - kluczowym elementem jest cienka warstwa dielektryczna między warstwami tranzystorów, minimalizująca pasożytniczą pojemność i rezystancję.

Do produkcji układów na tym poziomie potrzeba też nowych narzędzi litograficznych. IBM pracuje nad instalacją narzędzia High Numerical Aperture Extreme Ultraviolet (High NA EUV) od ASML w ośrodku Albany Nanotech Complex - ma być dostępne jeszcze w tym roku. Nad rozwojem nowych procesów High NA EUV IBM pracuje wspólnie z partnerami: Lam Research Corp., Tokyo Electron (TEL) i SCREEN Semiconductor Solutions.

Wyzwania są jednak realne. Pionowe układanie struktur wymaga opanowania procesów termicznych poniżej 400°C - aby budowa górnej warstwy nie uszkodziła gotowej struktury na dole - oraz rozwiązania problemów z odprowadzaniem ciepła. IBM potwierdził działanie demonstratora, ale od demonstratora do fabryki droga jest długa.

Protip ✅

Jeśli śledzisz wyścig półprzewodnikowy: patrzcie na skalowanie SRAM, nie na nazwę procesu. 40 procent więcej pamięci na układzie to realny parametr, który decyduje o wydajności sztucznej inteligencji - etykieta „0,7 nm” to tylko numer generacji.

TSMC i Intel nie śpią - nanostack kontra rynek

IBM ogłasza przełom w momencie, gdy konkurencja ma już konkretne produkty w produkcji. TSMC już masowo produkuje komercyjne wafle N2 z tranzystorami GAA, oferując gęstość SRAM na poziomie 38 Mb/mm², a Intel wdraża litografię 18A z architekturą RibbonFET i zasilaniem od spodu PowerVia. Nanostack IBM to póki co laboratoryjna nauka, a nie produkcyjna rzeczywistość.

Wciąż nie ma żadnego partnera komercyjnego - jak TSMC, Samsung czy Intel - który podjąłby się wdrożenia procesu nanostack do fabryk. IBM sam nie produkuje układów komercyjnie - współpracuje z partnerami, ale żaden z nich nie ogłosił planów adoptowania nowej architektury. Jeśli koncepcja nanostack opuści bezpieczne mury laboratoriów, będzie to potężny zastrzyk energii przede wszystkim dla sektora HPC i centrów danych, gdzie walka toczy się o każdy milimetr powierzchni krzemu i każdy wat energii.

IBM widzi ścieżkę do produkcji w ciągu najbliższych 5 lat. Realistyczna ocena branży mówi o 5 do 10 latach - to różnica między optymistycznym planem a twardą rzeczywistością fabrycznej certyfikacji, gdzie każdy nowy proces przechodzi lata testów niezawodności.

Co to oznacza dla sztucznej inteligencji i centrów danych

Dzisiejsze popularne akceleratory sztucznej inteligencji osiągają około 1500 TOPS (bilionów operacji na sekundę), a układ oparty na technologii 7 angstremów mógłby dostarczyć około sześciokrotnie więcej - około 9000 TOPS. Gdyby układy nanostack trafiły do trenowania dzisiejszych największych modeli językowych, czas treningu skróciłby się z typowych trzech miesięcy do kilku tygodni.

To nie jest marketingowa obietnica - to wynik potwierdzony w publikacjach naukowych na VLSI 2026. Problem polega na tym, że układy nanostack nie będą trenować żadnych modeli przez co najmniej pięć lat. Do tego czasu OpenAI, Google i Anthropic będą używać tego, co TSMC i Samsung faktycznie produkują. Nanostack IBM to inwestycja w przyszłość branży - bardzo konkretna i bardzo droga inwestycja, której owoców nie zobaczymy przy następnej rundzie modeli sztucznej inteligencji.

Ale sam fakt, że IBM pokazał działający układ na poziomie 0,7 nm - z potwierdzoną funkcjonalnością CMOS, na prawdziwym waflu, z wynikami opublikowanymi naukowo - to więcej niż branża miała jeszcze rok temu. Pytanie, kto pierwszy zdecyduje się zamienić to z laboratoryjnego cudu w produkcyjną linię.