IBM demonstruje pierwszy chip poniżej 1 nanometra - 100 miliardów tranzystorów na paznokciu

IBM właśnie przekroczył barierę, którą branża półprzewodnikowa uważała za granicę fizycznych możliwości. 25 czerwca 2026 roku firma ogłosiła pierwszą na świecie technologię chipów poniżej 1 nanometra - węzeł 0,7 nm, czyli 7 angstremów. Na powierzchni wielkości ludzkiego paznokcia zmieści się prawie 100 miliardów tranzystorów. Zanim jednak wybuchnie zbiorowy aplauz, warto rozbić kilka mitów - bo za marketingową etykietą „0,7 nm” kryje się zarówno prawdziwy przełom naukowy, jak i kilka lat ciężkiej pracy, zanim cokolwiek z tego trafi do serwerowni.

Na wstępie uczciwe zastrzeżenie: „0,7 nanometra” to nazwa generacji rynkowej, nie rzeczywisty rozmiar elementów. Jak przypomina noktus.pl, numery węzłów od dekad nie mają związku z fizycznymi wymiarami. Układy z lat 70. i 80. miały elementy zgodne z nazwą - dziś przy procesach 2 czy 3 nm to czysta umowa. IBM nie twierdzi, że jego elementy są tak małe. Firma deklaruje, że nowa architektura dostarcza wydajności, jaką dałby teoretyczny chip o takich wymiarach. To ważna różnica.

Tranzystory ustawione w pionie - co tak naprawdę wymyślił IBM

Serce nowej technologii to architektura nanostack - autorski pomysł IBM, który jest logiczną ewolucją tranzystorów nanosheet GAA (Gate-All-Around). Klasyczne podejście pcha tranzystory poziomo, coraz gęściej. IBM poszedł w górę: nanostack układa i przesuwa tranzystory pionowo, tworząc strukturę 3D typu CFET (Complementary FET), gdzie tranzystory NFET i PFET są układane warstwowo jeden nad drugim, połączone ultracienką warstwą dielektryczną.

Każdy tranzystor zbudowano z trzech nanopłytek grubych po 5 nanometrów - to mniej więcej 15 rzędów atomów krzemu - z odstępem około 9 nanometrów między nimi. Jak stwierdził Huiming Bu z IBM Semiconductors: „Nanopłytka stała się fundamentem kolejnej generacji skalowania tranzystorów”. Efekt tej pionowej układanki jest konkretny i mierzalny: prawie dwukrotnie wyższa gęstość tranzystorów niż poprzednia generacja IBM z 2021 roku, do 50 procent wyższa wydajność obliczeniowa lub - w zależności od zastosowania - do 70 procent większa efektywność energetyczna.

Uwaga ⚠️

Pionowe układanie struktur wymaga opanowania procesów termicznych poniżej 400°C - żeby budowa górnej warstwy nie uszkodziła gotowej struktury na dole. To jeden z kluczowych nierozwiązanych problemów technicznych na drodze do produkcji.

SRAM - cichy bohater tego ogłoszenia

Najbardziej niedoceniony element całego ogłoszenia to skalowanie pamięci SRAM - o 40 procent. Brzmi skromnie, ale przez ostatnie lata skalowanie SRAM praktycznie stanęło. Między generacją 3 nm a 2 nm poprawiło się zaledwie o kilka procent. Tymczasem SRAM to pamięć podręczna procesora - szybka, ale energochłonna i krytyczna dla wydajności układów AI. Jay Gambetta, dyrektor IBM Research, przyznał wprost: „To osiągnięcie 40 procent ostatecznie zostanie zindustrializowane w procesach AI, które wymagają wyższej przepustowości i wysokiej efektywności.” Dla projektantów akceleratorów AI to może być ważniejsza informacja niż cała reszta.

Nowy projekt komórki bitowej SRAM, złożonej z sześciu tranzystorów, obniża jej wysokość o 40 procent. Więcej pamięci na tej samej powierzchni - bez kompromisów w wydajności. Gambetta nie przesadza, nazywając to „nie tylko przyrostowym krokiem, ale znaczącym skokiem naprzód”.

IBM kontra TSMC, Samsung i Intel - kto jest gdzie

Tu zaczynają się schody. Dla porównania: TSMC już teraz masowo produkuje komercyjne wafle N2 z tranzystorami GAA, oferując gęstość SRAM na poziomie 38 Mb/mm², a Intel wdraża litografię 18A z architekturą RibbonFET i zasilaniem od spodu (PowerVia). Technologia IBM pozostaje na razie czystą nauką - prototyp na wafelku 300 mm, zademonstrowany na sympozjum IEEE VLSI 2026 w Kioto, z działającym inwerterem CMOS. Nie ma żadnego ogłoszonego partnera komercyjnego, który podjąłby się wdrożenia nanostack do fabryk.

IBM nie produkuje komercyjnych układów samodzielnie i do tej historii potrzebuje kogoś z możliwościami produkcyjnymi. Współpracuje z partnerami - Lam Research, Tokyo Electron i SCREEN Semiconductor Solutions - nad procesami High NA EUV w ośrodku badawczym w Albany w Nowym Jorku. Ale TSMC, Samsung czy Intel na liście chętnych do produkcji nanostack na razie nie figurują.

Protip ✅

Jeśli interesujesz się inwestycjami w półprzewodniki - obserwuj, czy któryś z dużych graczy (TSMC, Samsung, Intel) ogłosi partnerstwo z IBM wokół nanostack. To będzie realny sygnał, że technologia wychodzi z laboratorium.

Kiedy nanostack trafi do serwerowni?

IBM mówi o pięciu latach do produkcji komercyjnej. Huiming Bu jest ostrożniejszy i mówi o oknie pięciu do dziesięciu lat. Historia branży półprzewodnikowej uczy, że takie terminy regularnie się wydłużają - a wyzwania termiczne i problemy z odprowadzaniem ciepła w pionowo ułożonych strukturach to problemy, których nikt jeszcze nie rozwiązał w warunkach produkcyjnych.

Jeśli jednak nanostack opuści laboratorium w Albany i trafi do fabryk, sektor HPC i centra danych AI będą głównymi beneficjentami. Każdy milimetr powierzchni krzemu i każdy wat energii mają tam bezpośrednie przełożenie na pieniądze. IBM projektuje co najmniej dekadę przyszłego skalowania w oparciu o tę architekturę - i to jest bardziej wiarygodna obietnica niż jakikolwiek termin produkcji. Droga z laboratorium do wafelka w fabryce TSMC bywa długa. Ale droga zaczyna się tam, gdzie IBM jest teraz.